大家在电路设计的时候肯定遇到过类似的问题，就是系统越复杂，对电源要求也越高，并且现在大多数的SOC的供电都是需要满足一定的时序要求，即不同的电源轨需要按照一定的时序上电或者下电。本期就分享三种常见的上电时序控制的配置方法。
1. RC 电路控制EN管脚配置时序
大多数的电源芯片都有一个使能管脚（EN 脚），并且这个使能管脚（EN 脚）都存在控制阈值电压，如果可以控制不同的电源芯片 EN 脚达到控制阈值电压的时间，那么也就实现了对电源输出时序的控制。例如下图是手册中EN管脚的导通阈值：
那么我们根据不同的RC配置，就可以调整时间常数，也就是控制EN管脚有着不同的充电速度。例如：在三路电源中采用不同的RC阻值配置不同的时间常数，配置 EN1 最先爬升到开通门槛，Vo1 开始建立，紧接着 EN2 爬升到了开通门槛，Vo2 开始建立，最后 EN3 爬升到开通门槛，Vo3 开始建立。
与上电相反的是，当下电的时候，RC 时间常数最小的电源 EN 也会先放电到关断门槛，时间常数最大的电源 EN 最后放电到关断门槛。也就是上电速度快的关断速度也快。
但是这种方法存在着以下问题需要仔细考虑：
A. 首先这个方法中先开的电源先关，后开的电源后关，关机时序受开机时序的影响。
B. 其次这种方法对 DCDC 芯片 EN 脚门槛精度要求高，需要选用像 MP1658 这类 EN 经过优化的 DCDC，否则随着芯片的分散性，各个电源轨之间的开关机延迟时间将会有比较大的变化。除此之外，电容容值随温度变化也会影响到RC时间常数，从而影响开关机时序。
C. 最后对于有快速开关机要求的系统，需要评估 RC 常数对其的影响，如果电容太大，有可能引起系统功能失效。针对这一点，必要的时候可能需要给电容增加放电二极管。
2. EN 和 PG 配合配置时序
还有另外一类 DCDC 芯片，它们不仅仅有 EN 脚，还有另外一个 PG 脚。当 Vo 超出正常范围，芯片内部 PG 脚对地的 MOS 导通，PG 被拉低，当 Vo 恢复到正常范围之后，芯片内部才会释放 MOS，使 PG 通过外部上拉电路被拉高。
对于使用此类芯片的系统，可以采用第三种方法，用 PG 和 EN 配合实现对系统的时序控制。例如：当 Vin 上电之后，第一路电源开始工作，当 Vo1 建立到正常范围，PG1 被拉高，第二路电源的 EN 脚也因此被拉高，第二路电源开始工作，以此类推产生图示的时序。这个方法的优点是系统设计简单，而且受器件分散性的影响较小。
但是这种方法存在着以下问题需要仔细考虑：
A. 开机时序也会影响关机时序，先开的电源先关，后开的电源后关，时序配置不够灵活。
B. 需要评估不同 DCDC 芯片 PG 脚的响应时间以及默认状态对延迟时间和时序的影响。
3. PMIC 内部寄存器配置时序
以上介绍了两种不同的 EN 脚控制时序的方法，这两种方法控制开关机延迟时间受器件分散性影响大，并且也存在开机时序影响关机时序等问题。那么有没有其他更加简单、便捷而且灵活的时序配置方法？
当然是有的！目前芯片集成度越来越高，对许多专门的多路电源输出的PMIC芯片而言，只需要简单地配置几个寄存器，就能得到需要的开关机时序和各路输出的延迟时间，而且开机和关机时序可以完全解耦，关机时序不再会受到开机时序的限制。同时由于没有外部增加RC等器件，所以开关机时序受器件分散性影响非常小。
在对时序需要严格控制的场合，使用PMIC是非常有必要的！好的那么本期的分享就到此结束啦，感谢大家的阅读！