在DCDC电源电路中，PCB的布局对电路功能的实现和良好的各项指标来说都十分重要。本文以buck电路为例，简单分析一下如何进行合理PCB layout布局以及设计中的注意事项。如有问题，欢迎指正。
首先，以最简单的BUCK电路拓扑为例，下图（1-a）和（1-b）中分别标明了在上管开通和关断时刻电流的走向，即功率回路部分。这部分电路负责给用户负载供电，承受的功率较大。
结合图（1-c）中Q1和Q2的电流波形，不难发现，由于电感的存在，后半部分电路中不会存在一个较高的电流变化趋势，只有在两个开关管的部分会出现高电流转换速率。在PCB布线时需要特别注意，尽可能减小这一快速变化的环节的面积，来减少对其他部分的干扰。随着集成工艺的进步，目前大部分电源芯片都将上下管集成到了芯片的内部。
了解了高电流转换速率部分后，让我们回到整个功率回路布局来看。以MPS的非常受欢迎的MPQ8633A（B）系列产品为例，这是一款完全集成的高频同步降压转换器可以实现高达12-20A的输出电流，其原理图如下，其功率回路（绿色标注）中包含输入电容，电感以及输出电容等器件。
功率回路也需要做到尽可能地占用较小的环路面积，来减少噪声的发射以及回路上的寄生参数。推荐的PCB布局如图（3）所示。注意点如下：
输入电容就近放在芯片的输入Vin 和功率地PGND ，减少寄生电感的存在，因为输入电流不连续，寄生电感引起的噪声对芯片的耐压以及逻辑单元造成不良影响。VIN 的管脚旁边至少各有1 个去耦电容 ，用来滤除来自电源输入端的交流噪声和来自芯片内部（倒灌）的电源噪声，同时也为芯片储能。且电容需要紧挨管脚，两者的间距需要小于40mil 。
功率回路尽可能的短粗，保持较小的环路面积 ，减少噪声的发射。
SW 点是噪声源，保证电流的同时保持尽量小的面积 ，远离敏感的易受干扰的位置，例如FB 等。
铺铜面积和过孔数量会影响到PCB 的通流能力和散热。 由于PCB的载流能力与PCB板材、板厚、导线宽厚度以及温升相关，较为复杂，可以通过IPC-2152标准来进行准确的查找和计算。一般，对于MPQ8633A（B）的PCB来说，需要在VIN（至少打6个过孔）和PGND（至少打9个过孔）处多打过孔，这两处的铺铜应最大化来减小寄生阻抗。SW处的铺铜也需要加宽，以免出现限流的情况，导致工作异常。
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讨论完功率回路部分，转眼看芯片逻辑电路部分，这部分的PCB布局也是有所讲究的。
结合图（3）和（4）可总结注意点如下：
将BST 电容放置在尽可能靠近BST 和SW 的位置 ，使用20mil 或更宽 来布线路径。
FB 电阻连接到FB 管脚尽可能短， 减少噪声的耦合。这是芯片最敏感，最容易受干扰的部分，是引起系统不稳定的十分常见原因。需要将其远离噪声源，例如：SW点，电感，二极管等（在非同步buck中，MPQ8633外围无二极管）。如图，RFF、CFF、RFB1、RFB2都尽量靠近芯片摆放。
VCC 电容应就近放置在芯片的VCC 管脚和芯片的信号地之间，尽量在一层，没有过孔 。对于信号地（AGND）和功率地（PGND）在一个管脚的芯片，同样就近和该管脚连接。
AGND和PGND需要进行单点连接。
将SS 电容靠近TRK/REF 至RGND 。
将SENSE电容置于输出SENSE线之间，平行走线。
PCB layout 中走线和铺铜都尽量避免90 °直角 ，走45°或者圆弧角，特别是在高频信号传输线部分。避免由传输线宽带来的反射和传输信号的失真。
最后，为了方便大家了解自己画的PCB是否合理，可以参考以下简易表格做一个自评：
| 设计建议 | 比重（%） | 自评打分 | 备注 | |
|---|---|---|---|---|
| 器件位置摆放 | 输入电容靠近芯片放置，去耦电容需要放置在VIN与功率PGND管脚旁边6mil （允许元器件最小间距），最好不要超过40mil。与芯片放置在同一层。 | 20 | ||
| 电感靠近SW管脚放置。与芯片放置在同一层。 | 15 | 使用电源模块，可忽略此条 | ||
| 输出电容两端需靠近电感Vout端和功率PGND放置。与芯片放置在同一层。 | 15 | |||
| 续流二极管需要靠近电感SW与功率PGND放置。与芯片放置在同一层。 | 5 | 使用同步电源芯片，可忽略此条 | ||
| VCC电容需靠近芯片VCC管脚放置。与芯片放置在同一层。 | 3 | |||
| FB电阻需靠近FB管脚放置，走线尽量短。与芯片放置在同一层。远离噪声源。 | 3 | |||
| BST RC需靠近SW和BST管脚放置。与芯片放置在同一层。 | 3 | |||
| COMP RC靠近管脚放置。 | 3 | 若无此管脚，可忽略此条。 | ||
| 大功率网络铺铜 | VIN 铺铜 | 3 | ||
| SW铺铜在足够通流情况下越短越好。 | 4 | |||
| Vout铺铜 | 3 | |||
| GND铺铜 | 4 | 在最后进行整体铺铜较为便捷。 | ||
| VIA过孔 | GND网络过孔数量≥(Iin+Iout)/200mA | 4 | ||
| VIN网络过孔数量≥Iin/200mA | 3 | |||
| Vout网络过孔数量≥Iin/200mA | 3 | |||
| 过孔不打在芯片管脚或器件焊盘上 | 1 | |||
| 其他弱电信号 | EN 电阻尽量靠近芯片摆放，可放置在不同层。 | 1 | ||
| SS RC尽量靠近芯片管脚摆放。 | 1 | |||
| PG | 1 | |||
| 其他（CS，mode等） | 1 | 参考相应规格书 | ||
| 走线 | 走线以及铺铜都用45°或者圆弧角。 | 2 | ||
| 电感下方不走线。 | 1 | |||
| 采样信号平行走线。 | 1 | 若无此功能，可忽略此条。 |
以上表格适用于简单的buck、boost电路的PCB设计，多用单层或者双层板即可。仅供参考，欢迎补充。
AGND和PGND的单点连接是否可以在同一top层，不走过孔？我看了一下MPS的车规IC的demo，基本上输入的PGND和输出的PGND都是通过过孔在其它PCB层连接的，这样做的目的有什么好处的，能否就在同一层通过0欧电阻单点连接？
您好！车规芯片特殊的PGND设计还与EMI优化有关，参考车规EVB demo的PCB设计一般可以过CISPR25 class5等级。
AGND和PGND单点连接的目的是避免PGND上的高频电流对信号地产生干扰，尽量保证AGND是一个干净的参考地。所以连接的地方一般是在PGND经过大电容把高频电流滤除之后的地方，不是追求越近越好。
你好，麻烦你解释一下图1-c中的曲线含义，抱歉没看懂。
Ts为一个完整的开关周期，D为占空比，DTs为上管Q1开通时间，此时Q2关断，IQ2为0。电流通路为（1-a）所显示，由于电感电流不能突变，IL缓慢上升，IQ1波形与IL一致。
D’T（即DTs~Ts）为下管Q2开通时间，此时Q1关断，IQ1为0，电流通过Q2续流，电流通路见（1-b），IL缓慢下降，IQ2波形与IL一致。
感谢博主的分享，对于功率回路需要做到尽可能地占用较小的环路面积，来减少噪声的发射以及回路上的寄生参数，我有点体会了，画pcb不是那么简单的，学习到了！
电感下方铺地或不铺地有什么讲究吗，之前看到说是和电感的类型有关系，除了一体成型的磁屏蔽电感，其他电感下方铺地好像是会降低感量，但对EMI有一定抑制作用。
您好，关于电感下方铺铜问题，我们的电源小课堂有过详细解释，另外还做过一个实验可供您参考，谢谢！
输出电感是否可以放背面，不与芯片同层，SW点如果打孔了要注意哪些问题
DCDC布局要点，反馈环路尽可能小，电感远离敏感器件，尽量不靠板边，电感下不走线，输入输出电流走向顺畅
需要注意电流限流问题。另外电感与芯片不同层会增大SW部分的铺铜面积，产生的寄生参数与噪声导致EMI表现较差。
DCDC电路自举电容，当传导测试不过时，尝试自举电容串联电阻可能有奇效。
